近期，英特尔在2020年架构日上公布了不少的新进展，比如Willow Cove, Tiger Lake CPU架构和Xe图形架构以及全新的晶体管技术，先进封装方案等等。。

首先实锤了一件事，英特尔自己承认了外界调侃的14nm++++的存在，若不是迫于市场形势，还会一直“+”下去。

其实英特尔也不想啊，但是10nm从性能和良率上看都没达到预期是不争的事实，尽管他们的技术细节确实很强。台积电前阵公布他们5nm的Finfet晶体管技术时，里边提到了COAG, 提升Fin高度的技术（见台积电5nm Scaling boosters 技术：smart hyper scaling features），而这些都是英特尔2017年发布的第一代10nm Finfet就已经用到的技术。

10FF——10SFF , Super Finfet

这篇文章重点谈谈他们的全新晶体管技术，也就是将用于新一代处理器“Tiger Lake”中的10nm SuperFin , 从公开的技术信息看，它是10nm FF的升级版，在10nm FF的基础上，以材料的改进为主，进一步提高了性能的表现，整套10SFF库目前看似乎已经趋近于当前技术的阈值了，7nm真的必须应该来了。（之前宣布六个月的推迟，市场已经震动。）

10nm FinFet

先回顾下2017年的发布（这次英特尔也贴出来了）：2017年，也就是英特尔给14nm弄出第三个+的那一年，曾公布过10nm的Finfet晶体管技术，主要有三个重点（其实在很多业内分析师看来，英特尔10nm量产难产的主要原因都在里边了）：

1. 四重曝光技术的引入（SAQP）

台积电7nm制程剖面图

MG: Metal Gate,金属栅。

M0是金属后道工艺的第一层金属，通常称为关键金属层（有的也指第一层和第二层金属：M0和M1)，因为要通过接触孔（Contact）与栅极（MG）或有源区（OD）进行连接，前道工艺和后道工艺的接口，是工艺厂制程水平的重要考点之一。

每个制程的最小金属特征尺寸：最小金属中心距（MMP,Minimum Metal Pitch）就是指的这个层次。台积电和英特尔这层都叫M0,而三星叫M1。

英特尔的金属M0和M1使用了四重曝光，通常来说，四重曝光的整合难度极高，会直接影响到制造的良率，所以一般只对最关键的Fin做这一步，而英特尔不仅仅是fin这样做，连关键金属层M0以及更高一层的M1它也这样做。

相应的台积电的M0和三星的M1，在他们的10nm加强版里使用的是双重曝光，在7nm EUV里则直接用的EUV光刻机做的，直到第四层金属才开始使用的四重曝光技术，相比英特尔的复杂工艺而言，制程整合的难度低了不少。

英特尔利用DUV光刻机+四重曝光在10nm制程获得了与台积电，三星使用了EUV光刻机的7nm 同样的最小金属中心距！（此处应该有掌声。）

比如英特尔公布的其10nm制程中M0的最小中心距为36nm；

台积电的7nm及6nm M0，以及三星的7nm,5nm的M1，都是使用的EUV光刻机一次曝光，它们的最小中心距才分别是36nm以及40nm 。（三星和台积电数据我特意在他们最新的设计手册里确认过，英特尔的设计手册手里没有，就根据他们公布的数据。）

事实证明，英特尔确实是有点炫（kou）技(men)，然而。。

英特尔的良率也因此受到了极大的影响，为什么会这样呢？是基于对技术的自发热爱和无限追求吗？

话外音：还不是因为EUV光刻机不够呗。

我特意找了个2018年有媒体统计的ASML EUV光刻机的分配情况：

英特尔在10nm上丢这么大脸，都赖ASML。（手动狗头 ）

• 双重曝光（SADP)和四重曝光(SAQP)：

SADP VS SAQP

四重曝光可以让金属的中心距从双重曝光的40nm提升到20nm，但工序的复杂程度也相应增加了至少一倍。工序自身以及整合复杂度也是影响良率高低的重要因素。

不过技倒是炫了，就苦了良率了，据说是60%不到，如果是台积电的产能这良率也可以接受，可以通过大规模量产或利用自己在先进制程上的垄断地位提价让客户买单来弥补掉良率的损失（只要产能能跟上）。

毕竟英特尔全球的12英寸逻辑产能总共也就20万片/月，其中14nm不足10万片，10nm计划产能只有3万片。而台积电最先进的位于台南的晶圆14厂月产能是31万片/月，其中7nm近期已经提到了将近14万片/月。

但对于英特尔这样自负盈亏的IDM而言就很难接受了，对IDM来说，良率就是生命线：更改工序，8寸晶圆厂扩为12寸晶圆厂，制程升级，这都是直接影响良率的事情，推进起来是极其困难的。

特别是为产品线升级先进制程，那都是要让新制程的良率达到90%甚至更高以后，才会通过减少上一代制程的产能来替换。对于英特尔而言，10nm良率如果还没起来，就减了14nm的产，其带来的恶果可能比先进工艺迟迟得不到突破还惨，何况自己还拥有着桌面及服务器端CPU市占超过85%的垄断优势，还能浪几年。（但今年AMD那挺香的表现确实让英特尔有点急了。）

换成台积电，一个新厂早就下去了，因为人家客户是排着队的，如果是最先进工艺，甚至是排着队和你分摊新制程的风险。

从持续性来看，一家fabless公司如果不行了，还有另外一家fabless过来把这产能补上；手机应用处理器，矿机芯片不行了，还有GPU,机器学习，AI处理器补上。。。而IDM则什么都得靠自己，这也是Fabless+Foundy代工厂做新制程的优势之一。

2. Fin 技术

再说下Finfet里的Fin ,虽然各家的Fin都会采用四重曝光技术（SAQP)制造，但Intel的10nm的Fin有个比较厉害的地方，那就是Fin的间距和宽度可以根据应用调整外，还可以调节Fin的高度（±几十nm范围内变动），以适应不同的应用需求。

比如高性能应用时，在fin数量和间距，宽度不变（即在不增加逻辑单元面积）的情况下，可以通过增加高度（Fin Height)下获得更强的过电流能力。而这一技术，台积电也是5nm时才会用到。

这就是家里有晶圆厂的好处了，英特尔的产品高性能是最高纲领，他们低功耗技术的真实目的是在功耗不增加的情况下，让性能提升； 不像晶圆代工厂，需要在高性能和低功耗这对冤家里找平衡点。

3. 钴（Cobalt）金属在连线上的使用

以台积电的命名为例，接触孔又分为两种：VG负责栅极（MG+MP，MP可以理解为MG与VG之间的打孔垫层）与M0的连接；VD负责有源区（OD+MD）与金属M0的连接。

过孔（VIA，金属与金属的连接，如图中的V0）。

无论是接触孔还是过孔，都是负责不同平面层的垂直方向的电连接，其上的电阻会影响过电流能力，从而影响到芯片的性能或者功耗，一般都是要求电阻越小越好。在实际设计中，通孔的寄生电阻过大也是一个比较让设计者头疼的问题。

常规的通孔都是铜钨合金制成，由于铜原子很容易移动，电迁移率很高；而钨虽然电迁移率低，但电阻率很高；使用二者的合金来制作也是为了让二者的优势互补。

为了防止铜金属的扩散及电迁移，侧壁需要放置垫层（Liner）和障壁层(Barrier)，类似模具一样，金属则淀积在其中，但随着制程的缩小，“模具”的厚度（至少10nm）却不变，那么会使得其中淀积的金属会越来越窄，从而导致更高的电阻。而缩至10nm时，就几乎没有金属的位置了。

之前为了解决这个问题，美国应用材料推出了钴金属工艺，钴金属的晶界散射较铜小，电迁移率低，其障壁层不用做太厚，可以缩至4nm左右，加上钴本身的电阻率虽然比铜高但是比钨低很多，使得金属通孔在同样尺寸小可以获得更小的电阻，或在保持同样电阻的情况下让通孔可以做得更小，这无论是对于提高电路的性能，减小芯片的面积和功耗还是对于提升设计时自动布线的效率都是有极大助益的。

英特尔，台积电，三星在通孔这个环节都使用了钴金属， 但出于保险起见并没有让钴全部取代铜，采用了混用的模式，但是这次英特尔直接在底层金属M0,M1上只使用了钴（底层金属多用于短程连接），这使得他们家的底层金属在保持窄线距的同时可以得到比铜线更低的电迁移率，也就是获得更好的电流能力及可靠性之间的平衡。（当然用做长线连接的高层金属依然是铜，毕竟电阻率低，走宽线基本可以无视电迁移率的影响。）

但同样的，之前的消息提到这个技术细节也是卡住英特尔10nm量产的一个重要原因。

4. COAG：Contact-over-active-gate)

这是一条英特尔弄出来的很经典的尺寸压缩技术，也就是将器件源漏端的接触孔直接开到器件中心，可以让露头的部分的面积节约掉。这项技术是英特尔22nm Finfet的SAC(self-Aligned-Contact)技术的演进版。 而台积电直到5nm才会使用到COAG。

这项技术可以使得标准逻辑单元的面积得到大幅压缩。

台积电6nmMP的位置，不能放置于有源区上

查了下台积电6nm手册， MP与有源区OD的间距需要有20nm的间距，确实没使用COAG技术，三星的5nm也有了COAG。 （MP为Contact,接触孔）

英特尔在10nm上比三星和台积电都多了COAG技术，这是其晶体管密度在10nm比台积电和三星的7nm EUV还略高的原因。

10nm SFF：10nm Finfet升级版

1.外延层（epitaxial）

工艺制造时会在晶圆上会淀积一层高质量的薄多晶硅外延，用以制作MOS管的源极（source）和漏极（Drain）,通过改进外延层使其电阻率降低。

2. 更薄的通孔障壁层（Novel Thin Barrier）

英特尔这次进一步减小了钴通孔障壁层的厚度，使得通孔内金属含量更高，从而进一步减少了通孔的电阻，达30%，但没找到更多的技术细节，感觉结构上也有所改良。

3. MIM（金属）电容

由于在金属之间使用了更高k值的绝缘材料，使得电容密度进一步提高，有利于同样面积获得更大的电容值。

台积电与英特尔的未来会怎样？

尽管在技术细节上英特尔确实比台积电高明不少，但是台积电的强大也是显而易见，芯片制造归根结底依然是商业行为，能将技术与规模量产相结合的厂商才是真正的赢家，如熊彼特所说，只有商业落地的技术才叫技术创新。

英特尔要将部分产品线拿出去寻求外包，我觉得这并不意外，其实英特尔的软件部分早就在外包，未来放一部分硬件出去，似乎也不是什么丢人的事情，太过于固守成规，才是真傻。

对于未来，我是一直希望他们在保持良性竞争基础上，增加更多的合作，他们是地球上最强的两位先进工艺开路先锋，未来人类突破纳米极限，我觉得希望还是在他们这里。

目前的业界有这么种趋势，那就是IDM厂在向fab-lite这种形式靠拢，所谓Fab-lite也就是有自己的晶圆厂，但只用以制造自己的核心产品；同时也不排斥外包，一部分会分散自己核心产品产能及研发精力，同时外包成本也没高到哪里去的产品则选择外包生产，甚至是连设计也交出去，全流程都交钥，做个纯甲方。比如老牌的IDM厂TI,NXP,ST,日本的索尼，东芝，瑞萨等等已经这样做了很多年，从最早将自己封装厂全部砍掉，到后来逐渐卖掉自己的晶圆厂，最后只剩一个Fabless（无晶圆厂的设计公司）活得不也挺好。。

另一方面，有些龙头Fabless也在寻求自己的晶圆厂，但并不是自己去亲力亲为拉团队白手起家，而多是以控股投资的方式进行，与成熟的制造厂或封装厂去合作新工艺的研发，出钱出技术，以占据未来产能的倾斜，这样可以获得较好的风险与回报的平衡，尤其是目前新制程投片成本奇高，连台积电英特尔三星都纷纷开始布局先进晶圆级封装的今天，Fabless与制造与封装之间的联结比以往显得更加的紧密了。